10G イーサネットレイヤ1 概要

Posted by fmadio | 100G Ethernet

あなたはネットワーキングイーサネットの天才?tcpdumpカンフーマスター?それとも朝ごはんにジャンボパケットを食べますか?それであれば「レイヤ1」迷宮へようこそ。あなたの知識を全て忘れてください。私たちは、トランシーバ、クロック・リカバリ、DCバランス、エンコーディングシンボルセット、スクランブル、レーンスキューなどについて話します。10G、40G、100Gネットワークでは、あなたが配線を通ると思っているデータが実際はケーブルないでは完全に異なる1や0であることに驚くでしょう。


  • 10G ethernet layer 1

まずは10Gイーサネットシステムの基本的なビルディング・ブロックについて話しましょう。上図は主要コンポーネントを英語で記述しています。(802.3条項49ではありません)


MACメディアアクセスコントロール。通常これはローレベルコンポーネントを最下層です。しかし今日はこれが開始ポイントです。それは8b/10bエンコード・ビットストリームでパケットを抽出するのに必要な全てを含んだXAUIまたはRXAUIのプロトコルでPHYに接続されています。「パケットを抽出する」という部分はまるであなたがソフトウェアの経歴を持ち、それぞれのシングルサイクルにおいて、アイドルかどうかに関わらずにデータを送信するというのはかなり不自然な感じがする点に注意してください。詳細については後述しますが、まずはMACのインターフェースはフルラインレートでビットストリームにギャップがないと想定してください。


PHY. 伝統的にPHYは完全に異なるチップでした。例えば古いNetLogic AEL2005は全ての大変なエンコーディング/デコーディング、シリアライズ/デシリアライズを10Ghzで扱います。この分離にはMACとPHY間での標準化プロトコルが必要となり、そうしてXAUIプロトコルが作成されました。PHYの主要な仕事はXAUIデータストリームをSHP+トランシーバーに接続しているシリアルリンクに転送することです。最近ではPHYは完全に統合化されASICまたはFPGAの一部として物理的ではなくより論理的に分離されています。


PCS物理コードサブレイヤ。10GBaseRにおいて、PCSは40G、100Gやよりエキゾチックなバックプレーンプロトコルに比べて非常にシンプルです。なぜシンプルか?40G/100GBaseR用のPCSはアライメント、ディストリビューション、レーンスキュー、エラー修正、同期などを行わなくてはならず、これら全ては10GBaseRで提供されていないからです。ストレートの10GBaseR PCSは64b66bエンコード/デコードとスクランブル/デスクランブルロジックのみを必要とします。40Gと100Gについてのすばらしいデザイン決定のひとつは、異なるプロトコルに対するかなりマイナーバリエーションという10Gの基本基盤を利用している点です。ほとんどの基礎作業は完了しているために、実質的にテクノロジーリスクや40G/100Gのサポートに対するリソースを削減します。要するに、PCSの主要な目的はXAUIビットストリームを64b/66bエンコーディングに転送し、ビットでスクランブルし、シリアル化のためにPMAユニットに送信することです。


PMA 物理メディアアタッチメント このユニットはスクランブルされた64b/66bビットストリームを高速10.315Ghzシリアルリンクに変換、または10.315Ghzシリアルリンクを64b/66bビットストリームにデコードすることです。レシーバー側では違う投稿で詳細を説明するクロックリカバリも実施されます。FPGAとASICはチップ上で10Ghzクロックを動作できないため、通常はほとんどの作業がハードマクロ・トランシーバーのチップで実施されますが、ハードウェアデザイナーが想定して通りに、非常に高いクロックがとても小さなチップの領域で動作します。


PMD/MDI メディア依存インターフェース この時点に来ると、どのようなSFP+トランスレシーバーが接続されているかが重要です。これがタイヤが道路に接するところで、10Ghzシリアルストリームの1と0が銅ケーブルの場合は電気インパルスに、もしくはファイバーの場合は光子に変換されます。


10Gbitネットワークキャプチャデバイスでは、MAC + PCS + PMAが同じFPGAチップに結合されています。全ての大手fpgaベンダーはXilinx Virtex6 と Altrea StratixV以来、高速音チップトランシーバーをサポートしています。機能の結合により遅延、コストが減少し、柔軟性が増加することができます。また弊社独自の10G、40Gと100GキャプチャシステムはPHYチップ無しで全てのMAC+PCS+PMAをシングルfpgaで導入しています。上記コンポーネントそれぞれについては非常に詳細な内容を次回以降の投稿で説明します。楽しみにしてください。




レイヤ1イーサネットに関する投稿

レイヤ1 – 64B/66Bエンコーディング
レイヤ1 – 10G PHY インターフェース